Single event upset

Single Event Upset (SEU) es un cambio de estado causado por una sola partícula ionizante (iones, electrones, fotones ...) que golpea un nodo sensible en un dispositivo microelectrónico, como por ejemplo un microprocesador, memoria de semiconductor o transistores de alimentación. El cambio de estado es el resultado de la carga libre creada por ionización dentro o cerca de un nodo importante de un elemento lógico (por ejemplo, "bit" de memoria). El error en la salida del dispositivo u operación causada como resultado del ataque se denomina SEU o soft error.

La SEU por sí misma no se considera dañando permanentemente la funcionalidad del transistor o de los circuitos, a diferencia del sencillo event latchup (SEL), single event gate rupture (SEGR), o el single event burnout (SEB). Todos estos son ejemplos de una clase general de efectos de radiación en dispositivos electrónicos llamados single event effects (SEE).

Historia

Los Single event upsets se describieron por primera vez durante las pruebas nucleares sobre el terreno, desde 1954 hasta 1957, cuando se observaron muchas anomalías en los equipos de monitoreo electrónico. Se observaron problemas adicionales en la electrónica espacial durante la década de 1960, aunque fue difícil separar los errores soft de otras formas de interferencia. En 1972, un satélite de Hughes experimentó un trastorno en el que la comunicación con el satélite se perdió durante 96 segundos y luego se recapturó. Los científicos Dr. Edward C. Smith, Al Holman y el Dr. Dan Binder explicaron la anomalía como un single event upset (SEU) y publicaron el primer documento SEU en la revista IEEE Transactions on Nuclear Science en 1973. En 1978, la primera evidencia de los soft errors de las partículas alfa en los materiales de embalaje fue descrito por Timothy C. May y MH Bosque. En 1979, James Ziegler de IBM, junto con W. Lanford de Yale, describió por primera vez el mecanismo por el cual un rayo cósmico a nivel del mar podría causar un single event upset en la electrónica

Causa

Los SEU terrestres surgen debido a que las partículas cósmicas colisionan con los átomos de la atmósfera, creando cascadas o lluvias de neutrones y protones, que a su vez pueden interactuar con los circuitos electrónicos. En geometrías submicrométricas profundas, esto afecta a los dispositivos semiconductores en la atmósfera.

En el espacio, las partículas ionizantes de alta energía existen como parte del fondo natural, conocidas como rayos cósmicos galácticos (GCR). Los eventos de partículas solares y los protones de alta energía atrapados en la magnetósfera de la Tierra (Cinturones de radiación de Van Allen) exacerban este problema. Las altas energías asociadas con el fenómeno en el entorno de partículas espaciales generalmente hacen que el aumento del blindaje de naves espaciales sea inútil en términos de eliminación de SEU y fenómenos catastróficos single event (por ejemplo, latch-up destructivo). Los neutrones atmosféricos secundarios generados por los rayos cósmicos también pueden tener energía suficientemente alta para producir SEU en electrónica en vuelos de aeronaves sobre los polos o a gran altitud. Las cantidades traza de elementos radiactivos en paquetes de chips también conducen a SEU.

Prueba de sensibilidad SEU

La sensibilidad de un dispositivo a SEU se puede estimar empíricamente colocando un dispositivo de prueba en una corriente de partículas en un ciclotrón u otra instalación de aceleración de partículas. Esta metodología de prueba en particular es especialmente útil para predecir el SER (tasa de soft error) en entornos espaciales conocidos, pero puede ser problemático para estimar el SER terrestre a partir de neutrones. En este caso, se debe evaluar una gran cantidad de partes, posiblemente a diferentes altitudes, para encontrar la tasa real de upset.

Otra forma de estimar empíricamente la tolerancia SEU es usar una cámara blindada para la radiación, con una fuente de radiación conocida, como Cesio-137.

Cuando se prueban microprocesadores para SEU, el software utilizado para ejercitar el dispositivo también se debe evaluar para determinar qué secciones del dispositivo se activaron cuando ocurrieron las SEU.

SEUs y diseño de circuito

Por definición, las SEU son eventos no destructivos. Sin embargo, en las circunstancias adecuadas (tanto del diseño del circuito, como del diseño del proceso y de las propiedades de las partículas), se puede activar un tiristor "parásito" inherente a los diseños CMOS, causando un aparente cortocircuito entre la potencia y el suelo. Esta condición se conoce como latchup, y en ausencia de contramedidas de construcción, a menudo destruye el dispositivo debido a la fuga térmica. La mayoría de los fabricantes diseñan para evitar el latch-up y prueban sus productos para garantizar que no se produzca un latch-up por los impactos de partículas atmosféricas. Para evitar el latch-up en el espacio, los sustratos epitaxiales, silicio sobre aislante (SOI) o silicio sobre zafiro (SOS) se utilizan a menudo para reducir aún más o eliminar la susceptibilidad.

En los circuitos digitales y analógicos, un single event puede causar que uno o más impulsos de voltaje (es decir, problemas técnicos) se propaguen a través del circuito, en cuyo caso se lo denomina single-event transients (SET). Dado que el impulso de propagación no es técnicamente un cambio de "estado" como en un SEU de memoria, se debe diferenciar entre SET y SEU. Si un SET se propaga a través de un circuito digital y da como resultado un valor incorrecto que se enclava en una unidad lógica secuencial, entonces se considera un SEU.

En los microprocesadores basados en el espacio, una de las partes más vulnerables suelen ser las memorias de caché de primer y segundo nivel, ya que deben ser muy pequeñas y tener una velocidad muy alta, lo que significa que no tienen mucha carga. A menudo, estos cachés están desactivados, si los diseños terrestres están configurados para sobrevivir a los SEU. Otro punto de vulnerabilidad es la máquina de estado en el control del microprocesador, debido al riesgo de entrar en estados "muertos" (sin salidas), sin embargo, estos circuitos deben manejar todo el procesador y no son tan vulnerables como uno podría pensar. Otro componente vulnerable del procesador es la RAM. Para garantizar la resistencia a SEU, a menudo se utiliza una memoria de corrección de errores, junto con circuitos para leer periódicamente (llevando a corrección) o scrub (si la lectura no conduce a corrección) la memoria de errores, antes de que los errores abrumen el circuito de corrección de errores .

Véase también

• Resistencia a radiación
• Rayos cósmicos
• Hamming Distancia
• Bit de paridad
• Código Gray
• Libaw-Craig code / Johnson code
• Johnson counter

Otras lecturas

General SEU

• T.C. May and M.H. Woods, IEEE Trans Electron Devices ED-26, 2 (1979)
• www.seutest.com - Soft-error testing resources to support the JEDEC JESD89A test protocol.
• J. F. Ziegler and W. A. Lanford, "Effect of Cosmic Rays on Computer Memories", Science, 206, 776 (1979)
• Ziegler, et al. IBM Journal of Research and Development. Vol. 40, 1 (1996).
• NASA Introduction to SEU from Goddard Space Flight Center Radiation Effects Facility
• NASA/Smithsonian abstract search.
• "Estimating Rates of Single-Event Upsets", J. Zoutendyk, NASA Tech Brief, Vol. 12, No. 10, item #152, Nov. 1988.
• Boeing Radiation Effects Laboratory, focussed on Avionics
• A Memory Soft Error Measurement on Production Systems, 2007 USENIX Annual Technical Conference, pp. 275-280
• A Highly Reliable SEU Hardened Latch and High Performance SEU Hardened Flip-Flop, International Symposium on Quality Electronic Design (ISQED), California, USA, March 19--21, 2012

SEU en dispositivos de lógica programable

• "Single-Event Upsets: Should I Worry?" Xilinx Corp.
• "Virtex-4: Soft Errors Reduced by Nearly Half!" A. Lesea, Xilinx TecXclusive, 6 May 2005.
• Single Event Upsets Altera Corp.
• Evaluation of LSI Soft Errors Induced by Terrestrial Cosmic rays and Alpha Particles - H. Kobayashi, K. Shiraishi, H. Tsuchiya, H. Usuki (all of Sony), and Y. Nagai, K. Takahisa (Osaka University), 2001.
• SEU-Induced Persistent Error Propagation in FPGAs K. Morgan (Brigham Young University), Aug. 2006.
• Microsemi neutron immune FPGA technology.

SEU en microprocesadores

• Elder, J.H.; Osborn, J.; Kolasinski, W. A.; "A method for characterizing a microprocessor's vulnerability to SEU", IEEE Transactions on Nuclear Science, Dec 1988 v 35 n 6.
• SEU Characterization of Digital Circuits Using Weighted Test Programs Archivado el 2 de octubre de 2003 en Wayback Machine.
• Analysis of Application Behavior During Fault Injection
• Flight Linux Project

SEU relacionado con tesis de Masters y tesis doctorales

• R. Islam (2011). High-speed Energy-efficient Soft Error Tolerant Flip-flops. Concordia University (M. A. Sc. Thesis). 
• T. Z. Fullem (2006). Radiation detection using single event upsets in memory chips. Binghamton University (M. S. Thesis). ISBN 978-0-542-78484-2. 
• C. L. Howe (2005). Radiation-induced energy deposition and single event upset error rates in scaled microelectronic structures. Vanderbilt University (M. S. Thesis). 
• J. A. Thompson (1997). Design, Construction and Programming of a Microcontroller-Based Testbench Suitable for Radiation Testing of Microelectronic Circuits. Naval Postgraduate School (M. S. Thesis). Archivado desde el original el 22 de julio de 2011. Consultado el 6 de junio de 2018. 
• D. R. Roth (1991). The role of charge collection in the single event upset. Clemson University (M. S. Thesis). 
• A. G. Costantine (1990). An Advanced Single Event Upset Tester. Rensselaer Polytechnic Institute (Ph. D Thesis). 

• Datos: Q1476733