Bus trasero

En las computadoras personales de la segunda mitad de la década de 1990, el Back Side Bus (BSB, literalmente “bus trasero”, en contraposición al frontal o FSB) se refiere a la conexión entre un microprocesador y su memoria cache externa, en particular y comúnmente la de segundo nivel o L2 (en inglés, Level 2).^[1] Dado que el concepto de BSB vino a complementar al de FSB, las computadoras modernas utilizan una “arquitectura de bus dual” o, en la nomenclatura de Intel, Dual Independent Bus (DIB)..^[2]

Ventajas implícitas

Este en ese entonces nuevo bus tiene algunas ventajas sobre el antiguo FSB “unificado”:

Es dedicado, es decir está específica y exclusivamente concebido para el tráfico de datos de la cache L2. Además, de esa manera no precisa de señales protocolares adicionales como las de un bus “genérico” como el FSB (por ejemplo, las clásicas IRQ, Interrupt ReQuest lines o solicitudes de interrupción a la CPU).

Libera al casi siempre ocupado FSB de realizar una importante y pesada tarea adicional, contribuyendo a que éste tenga menos “cuellos de botella”.

Además, al ser un bus más corto que el FSB puede operar a frecuencias o velocidades bastante más altas que aquel. De hecho, históricamente las mismas caches L2 se han estado acercando cada vez más a la CPU, desde las antiguas (ubicadas en la placa madre) hasta las actuales (montadas sobre el mismo núcleo del procesador).

Historia

Intel Pentium II

El Pentium II, lanzado inicialmente al mercado en mayo de 1997, fue la primera CPU que incluyó la cache L2 en el propio cartucho del microprocesador, en el anterior pentium pro estaba integrada en la CPU, pero en distinta die, aunque a diferencia de este, esta operaba a la mitad de velocidad de la frecuencia de la CPU, posteriormente algunos modelos operarían a la misma velocidad.

Aquella cache funcionaba a la mitad del núcleo (core) del procesador, como se puede observar en la pequeña tabla siguiente:

Nombre código	Tecnología de proceso	Frecuencia del núcleo (MHz)	Multi- plicador	Frecuencia del FSB (MHz)	Frecuencia del BSB (MHz)
Klamath	350 nm (0,35 μm)	233	3,5	66	116
Klamath	350 nm (0,35 μm)	266	4,0	66	133
Klamath	350 nm (0,35 μm)	300	4,5	66	150
Klamath	350 nm (0,35 μm)	333	5,0	66	166
Deschutes	250 nm (0,25 μm)	350	3,5	100	175
Deschutes	250 nm (0,25 μm)	400	4,0	100	200
Deschutes	250 nm (0,25 μm)	450	4,5	100	225

Evidentemente, la cache montada en el propio cartucho de la CPU, ofrecía un rendimiento superior que las hasta entonces caches externas (ubicadas en la placa madre), como la de los Intel Pentium originales (que seguirían serían heredadas por AMD en sus K5, K6 y K6-2; el K6-III tenía 256 KB internos en el propio núcleo del procesador (on-die), por lo que “relegaba” a la cache del motherboard (placa base) a ser de tercer nivel (L3). Esas viejas cachés, que aunque fuesen de 2 MB, no proporcionaban ninguna mejorar sustancial ya que, al estar limitadas por la frecuencia del FSB (usualmente de 66 o 100 MHz),^[3] no eran más rápidas que las por entonces nuevas memorias dinámicas del tipo SDRAM (las cuales también operaban a esa velocidad).

Por su parte, el Intel Celeron basado en el Pentium II, a partir de su versión 300A (de nombre código Mendocino), ya incorporaba una caché L2 on-die (aunque de 128 KB en lugar de los 512 KB de los PII). Por lo tanto, en su caso, la frecuencia de su BSB ya equivalía a la velocidad del propio núcleo del microprocesador (de hecho, cuando fue lanzado en agosto de 1998, fue la primera CPU para PC en disponer de esa interesante característica).

Intel Pentium III

Los Pentium III de primera generación (conocidos con el nombre código Katmai), lanzados a fines de febrero de 1999, que básicamente PII acelerados (cuya principal novedad consistía en la incorporación de unas instrucciones adicionales denominadas SSE) siguieron con ese mismo esquema, hasta alcanzar los 600 MHz. Fueron fabricados con una tecnología de proceso de 250 nm (0,25 μm).

Frecuencia del núcleo (MHz)	Multi- plicador	Frecuencia del FSB (MHz)	Frecuencia del BSB (MHz)
450	4,5	100	225
500	5,0	100	250
533	4,0	133	266
600	6,0	100	300
600	4,5	133	300

Las versiones posteriores de los Intel Pentium III, de nombre código Coppermine (180 nm o 0,18 μ) y Tualatin (130 nm o 0,13 μ), directamente incorporaron una cache L2 en el propio núcleo, por lo que su BSB pasó a ser equivalente a la velocidad del propio procesador, aunque originariamente redujeron su capacidad a 256, posteriormente fue aumentada a 512 KB.

AMD Athlon

Por su parte, el BSB de los AMD Athlon (K7 Argon/Pluto) de primera generación (lanzado inicialmente en agosto de 1999), que imitaban el formato de cartucho de los Pentium II, también operaba a una fracción de la velocidad de la propia CPU. Más precisamente lo hacía a 1/2 (50%), 2/5 (40%) o 1/3 (33%) de aquella, como su muestra en la siguiente tablita (la velocidad del bus era de 100 MHz DDR). Esto se decía a que las pastillas (chips) de SRAM (RAM estática, bastante más rápida que la convencional SDRAM de esa época), tenía problemas para alcanzar frecuencias superiores a los 350 MHz.

Código	Nombre código	Tecnología de proceso	Frecuencia del núcleo (MHz)	Frecuencia del BSB (MHz)
K7	Argon	250 nm (0,25 μm)	500	250
K7	Argon	250 nm (0,25 μm	550	275
K7	Argon	250 nm (0,25 μm)	600	300
K7	Argon	250 nm (0,25 μm)	650	325
K7	Argon	250 nm (0,25 μm)	700	350
K75	Pluto	180 nm (0,18 μm)	750	300
K75	Pluto	180 nm (0,18 μm)	800	320
K75	Pluto	180 nm (0,18 μm)	850	340
K75	Pluto	180 nm (0,18 μm)	900	300
K75	Pluto	180 nm (0,18 μm)	950	317
K75	Pluto	180 nm (0,18 μm)	1.000	333

Todos los microprocesadores fabricados por Intel desde fines de octubre de 1999 y los AMD producidos desde junio de 2000 poseen caché L2 en el propio núcleo (on-die).^[4] Por lo tanto sus respectivos BSBs operan exactamente a la frecuencia de aquellos. Esto incluye a los AMD Athlon (desde el núcleo Thunderbird), Duron, Athlon 64, Sempron, Phenom, Phenom II, Intel Pentium III (a partir de la versión Coppermine), Pentium 4, Core Duo, Core 2 e Core i7.

Véase también

Front Side Bus (FSB)

Nota y referencias

↑ Whatis.com, ed. (30 de abril de 2001). «Backside Bus».
↑ PCguide.com, ed. (30 de abril de 2001). «Dedicated Backside Cache Bus».
↑ Por ejemplo, la plataforma Super 7 de AMD era un Socket 7 operando a 100 MHz (en vez de los 66 MHz originales).
↑ ITworld, ed. (30 de abril de 2001). «Buses: frontside and backside». Archivado desde el original el 14 de julio de 2007.

Datos: Q742323

[1] Whatis.com, ed. (30 de abril de 2001). «Backside Bus».

[2] PCguide.com, ed. (30 de abril de 2001). «Dedicated Backside Cache Bus».

[3] Por ejemplo, la plataforma Super 7 de AMD era un Socket 7 operando a 100 MHz (en vez de los 66 MHz originales).

[4] ITworld, ed. (30 de abril de 2001). «Buses: frontside and backside». Archivado desde el original el 14 de julio de 2007.

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[4]