10 nanómetros
El nodo de 10 nanómetros (10 nm) es el nodo de tecnología que sigue al nodo de 14 nm, y categoría 10 nm quiere decir chips fabricados usando tecnologías de proceso entre 10 y 20 nanómetros.
| Procesos de fabricación de semiconductores | ||
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La nomenclatura original de este nodo de tecnología como "11 nm" viene de la Hoja de Ruta Internacional de Tecnología para Semiconductores (ITRS). Según la edición de 2007 de esta hoja de ruta, en el año 2022, el half-pitch (paso medio) (es decir, la mitad de la distancia entre celdas idénticas en una matriz) para una DRAM debería ser de 11 nm, aunque la Arquitectura y Modelo de Cadencia de Silicio de Intel coloca su nodo de 10 nm más cerca del año 2015. Pat Gelsinger, en ese momento ejerciendo como Director Tecnológico de Intel, reivindicó en 2008 que Intel ve un "camino claro" hacia el nodo de 10 nm.[1][2] En el nodo de 11 nm en 2015, Intel espera utilizar un half-pitch de alrededor de 21 nm.[3] El jefe científico de Nvidia, William Dally, afirma que ellos también llegarán a semiconductores de 11 nm en 2015, una transición que afirma será facilitada principalmente a través de las nuevas herramientas de automatización de diseño electrónico. Esta regla de diseño es probable que se obtenga por patrones múltiples,[4][5][6] dada la dificultad de aplicar la litografía EUV en 2015.[7]
Mientras que el plan de trabajo se ha basado en la extensión continua de la tecnología CMOS, aunque este plan no garantiza que los CMOS basados en silicio lleguen tan lejos. Esto es de esperar, ya que la longitud de la puerta de este nodo puede ser menor que 6 nm, y el correspondiente espesor del dieléctrico de la puerta sea monocapa o incluso menos. Las estimaciones indican que los transistores de estas dimensiones se ven afectados de manera significativa por el efecto túnel.[8] Como resultado de ello, se han propuesto extensiones no-silicio de CMOS, utilizando materiales III-V o nanotubos/nanohilos, así como plataformas no-CMOS, incluyendo la electrónica molecular, la electrónica basada en el spin (espintrónica), y los dispositivos de un solo electrón. Por lo tanto, en este nodo empieza el principio práctico de la nanoelectrónica.
Debida a la amplia utilización de los dieléctricos ultra-low-k como polímeros spin-on u otros materiales porosos, la litografía convencional, el grabado, o incluso procesos de pulido mecánico-químicos es poco probable que sean usados ya que estos materiales contienen una alta densidad de huecos. En escalas de ~ 10 nm el efecto túnel, especialmente a través de los huecos, se convierte en un fenómeno importante.[9] El control de los huecos en estas escalas por medio de electromigración puede producir propiedades eléctricas interesantes en sí mismas.[10]
El efecto túnel puede no ser una desventaja cuando su efecto sobre el comportamiento del dispositivo es completamente conocido y usado en el diseño. En los transistores futuros puede haber canales aislantes. Una función de onda del electrón decae exponencialmente en una región "clásicamente prohibida" a una velocidad que puede ser controlada por el voltaje de la puerta. Los efectos de interferencia también son posibles.[11] Una opción alternativa es canales más pesados en semiconductores de masas.[12]
Datos de microscopía de emisión fotoelectrónica (PEEM) se han utilizado para demostrar que los electrones de baja energía ~ 1.35 eV podrían viajar hasta ~ 15 nm en SiO2, a pesar de la longitud de atenuación medida promedio de 1,18 nm.[13]
Pruebas de tecnología
editarEl 15 de noviembre de 2012, Samsung Electronics dio a conocer una tarjeta multimedia (eMMC) integrada de 64 GB basada en la tecnología de proceso de 10 nm.[14]
El 11 de abril de 2013, Samsung comenzó la producción masiva de alto rendimiento de memorias flash NAND de 128 GB con alguna tecnología entre 10 nm y 20 nm.[15]
Referencias
editar- ↑ Damon Poeter. «Intel's Gelsinger Sees Clear Path To 10nm Chips». Archivado desde el original el 22 de junio de 2009. Consultado el 20 de junio de 2009.
- ↑ «MIT: Optical lithography good to 12 nanometers». Archivado desde el original el 22 de junio de 2009. Consultado el 20 de junio de 2009.
- ↑ Borodovsky, Y. (2006). «Marching to the beat of Moore's Law». Proc. SPIE 6153. doi:10.1117/12.655176.
- ↑ «SEMICON West - Lithography Challenges and Solutions». (enlace roto disponible en Internet Archive; véase el historial, la primera versión y la última).
- ↑ J. Word et al., Proc. SPIE 6925 (2008).
- ↑ «Intel extending ArF lithography». Archivado desde el original el 14 de julio de 2011.
- ↑ «CNSE Technology Development Consortium for EUVL». Archivado desde el original el 14 de julio de 2011.
- ↑ «Intel scientists find wall for Moore's Law». ZDNet. 1 de diciembre de 2003.
- ↑ Naitoh, Y.; et al., Masayo; Shimizu, Tetsuo (2007). «New Nonvolatile Memory Effect Showing Reproducible Large Resistance Ratio Employing Nano-gap Gold Junction». MRS Symposium Proceedings 997: 0997-I04-08. doi:10.1557/PROC-0997-I04-08.
- ↑ Kayashima, S.; et al. (2007). «Control of Tunnel Resistance of Nanogaps by Field-Emission-Induced Electromigration». Jap. J. Appl. Phys. 46 (36–40): L907-909. doi:10.1143/JJAP.46.L907.
- ↑ Ahmed, Khaled; Schuegraf, Klaus (noviembre de 2011). «Transistor Wars: Rival architectures face off in a bid to keep Moore's Law alive». IEEE Spectrum: 50.
- ↑ Mehrotra, S.; et al. (2013). «Engineering Nanowire n-MOSFETs at Lg < 8 nm». Preprint. arXiv:1303.5458.
- ↑ Ballarotto, V. W.; et al. (2002). «Photoelectron emission microscopy of ultrathin oxide covered devices». JVST B 20 (6): 2514-2518. doi:10.1116/1.1525007.
- ↑ «Samsung Introduces Advanced Memory Storage Solution for Slim Smartphones and Tablets».
- ↑ «Samsung Mass Producing High-Performance 128-gigabit 3-bit Multi-level-cell NAND Flash Memory». Archivado desde el original el 13 de julio de 2013. Consultado el 10 de julio de 2013.
Datos: Q3596942
